Desarrollo de circuitos integrados CMOS para aplicaciones de RFID

Título

Desarrollo de circuitos integrados CMOS para aplicaciones de RFID

Colaborador

Garcia-Inza, Mariano
Zacchigna, Federico G.
Alpago, Octavio

Editor

Universidad de Buenos Aires. Facultad de Ingeniería

Fecha

2022-08-05

Extensión

125 p.

Resumen

Este trabajo presenta el diseño de circuitos integrados digitales para la implementación de un TAG RFID en un chip CMOS. Los requerimientos de los circuitos son definidos por un proyecto de investigación marco cuyo objetivo general es el desarrollo de sensores inalámbricos de radiación ionizante para dosimetría médica. Esto requiere la integración de diferentes subsistemas en un ASIC a fabricar en tecnología CMOS. Los circuitos presentados en esta tesis consisten en un bloque digital de control, que puede recibir y responder a las tramas definidas en la norma ISO/IEC 14443A, y mediante un protocolo propietario encima de la norma, controlar otros subcircuitos del chip necesarios para la adquisición de la señal dosimétrica y su posterior transmisión inalámbrica. La implementación de la norma es presentada en un núcleo IP genérico. Por lo tanto es apto para uso en otros proyectos y con cualquier lector comercial que trabaje bajo norma. El protocolo propietario consiste en cinco mensajes que permiten el muestreo de hasta quince TAGs de forma sincronizada. El muestreo simultáneo de múltiples TAGs sensores utilizando RFID es una estrategia novedosa desarrollada en esta tesis, el cual representa un potencial avance en el desarrollo de métodos de control dosimétrico en aplicaciones médicas. El trabajo realizado incluye el diseño de los bloques digitales utilizando HDL System- Verilog y su verificación funcional. Luego, se utiliza el kit de diseño del proceso (PDK, por sus siglas en Inglés) XH018 (nodo tecnológico de 180 nm) de la foundry XFAB para realizar la síntesis, el place and route y la generación de las máscaras de fabricación (layout). Las pruebas de verificación llevadas a cabo dan alta confianza en el diseño. Las mismas incluyen: 60 horas de simulaciones del RTL ejecutando 187 aserciones de SystemVerilog casi cien millones de veces y generando informes de cobertura de código, la verificación formal de equivalencia entre lógica RTL y los netlists post síntesis y post implementación, Design Rules Check (DRC), y Layout Vs Schematic (LVS); todas esas pruebas tienen resultados favorables. El layout final no tiene violaciones de timing, el slack de Setup menor es 1,59 ns y de Hold es 0,02 ns, el área utilizada es 0,087mm2 (295,68 μm por 294,00 μm), y la estimación de consumo de potencia promedio es 256 μW.